SiLabs syftar till att 56Gbit / s kommit med låg jitter klockflis

Si5391 är en "någon frekvens" klockgenerator med upp till 12 utgångar och sub-100fs RMS-fasjitter.

En precisionskalibrerad version ('P-grade') uppnår vanligen 69fs RMS-fasjitter och kan skapa de primära frekvenserna som behövs i 56Gbit / s serdes-design. Företaget beskriver det som ett "true sub-100 fs clock-tree-on-a-chip" möte 56G PAM-4 referensklock jitterkrav med marginal.

Si5395 / 4/2 är jitterdämpare för Internetinfrastruktur som kan generera en kombination av utgångsfrekvenser från vilken ingångsfrekvens som helst, samtidigt som man levererar 90fs RMS-fasjitter. Återigen erbjuder P-grade enheter 69fs RMS typiska fasjitter.

Si56x 'Ultra Series' VCXO och XO-familjen kan anpassas till vilken frekvens som helst upp till 3GHz, vilket stöder dubbelt frekvensomfånget för tidigare Silicon Labs VCXO-produkter med halv jitter, enligt företaget.

De kommer i enkla, dubbla, fyr och i2C-programmerbara alternativ i 5 x 7 mm och 3,2 x 5 mm versioner. Med standardförpackning kommer de att släppa in några socklar upptagna av tidigare XO, VCXO och VCSO. Typisk fasjitter är så låg som 90fs.

Si54x Ultra Series XO-familjen är avsedd för applikationer som kräver stabil stabilitet och garanterad långsiktig pålitlighet, såsom optisk transportnätverk (OTN), bredbandsutrustning, datacenter och industrisystem.

De är avsedda för 56 Gbit / s PAM-4 (fyra nivåer puls-amplitud modulering) för att öka bithastigheten per kanal samtidigt som bandbredden bibehålls. Typisk fasjitter är så låg som 80 fs.